Chiplet封装选2.5D还是3D，先算清互连密度与良率这笔账

结论先说：Chiplet方案选2.5D还是3D，判断依据不是"哪个更先进"，而是"互连密度需求 × 可接受良率成本"这道乘法题。当芯粒间需要超过每毫米数百条信号、且对延迟极其敏感时，3D堆叠的垂直互连才有不可替代性；当互连需求停留在中低密度、且追求大面积拼装的成本可控性时，2.5D硅中介层仍是更稳妥的工程选择。球帝技术解读栏目用结论前置的方式，把这道题拆成可核对的四个变量。

一、互连密度是第一道分水岭

核心信息：2.5D的水平互连密度受中介层布线层数限制，3D的垂直互连密度由键合间距决定，两者差一个数量级。

2.5D封装通过硅中介层把多颗芯粒并排连接，信号走水平布线，密度取决于中介层的布线层数与线宽线距。3D封装则把芯粒垂直堆叠，用TSV与混合键合实现层间连接，互连间距可以做到微米级甚至亚微米级。这个数量级差异直接决定了哪些场景非3D不可。

球帝在梳理公开的封装技术白皮书时总结出一条经验线：如果芯粒间通信是"高带宽、短距离、低延迟"三件套同时成立，比如逻辑die与缓存die之间的数据搬运，3D的垂直互连优势明显；如果是"中等带宽、跨功能域"的连接，比如计算芯粒与I/O芯粒之间，2.5D的水平互连往往够用且更经济。

3D适合：缓存堆叠、逻辑与存储的紧耦合、需要极高互连密度的存算一体探索。
2.5D适合：多计算芯粒拼装、异构功能域集成、大面积中介层可承受成本的场景。
混合方案：2.5D为底座、局部3D堆叠，正在成为复杂SoC的常见折中。

二、良率是第二道分水岭，而且是乘法关系

核心信息：3D堆叠的良率是各层良率的乘积，层数越多、单层面积越大，整体良率下降越快。

这是最容易被忽视的一环。2.5D封装中，各芯粒在中介层上并排，单颗芯粒失效可以相对容易地通过已知良品筛选（KGD）在装配前剔除；3D堆叠则是"层层绑定"，一旦堆叠完成，中间层失效往往导致整个堆栈报废，返修成本极高。

球帝建议用一张简单的乘法表来估算：假设单层芯粒良率为95%，堆叠4层的整体良率约为0.95的四次方，约81%；堆叠8层则降到约66%。这个粗算不含键合工序本身的附加损失，实际数字会更低。因此3D方案的经济性高度依赖"单层面积小、层数可控、KGD筛选严格"这三个前提。反过来，2.5D虽然也有中介层良率与装配良率的串联问题，但单颗芯粒可替换性更好，整体成本曲线更平缓。

3D方案必须把KGD测试前移到堆叠之前，测试成本要计入总账。
大尺寸中介层的翘曲与良率是2.5D的主要成本变量。
混合键合对表面洁净度要求高，产线投入会摊到单位成本上。

三、热与供电：3D的隐性约束

核心信息：垂直堆叠让中间层散热路径变长，供电要从背面或TSV穿过，热与电的联合设计难度显著上升。

3D堆叠把发热芯粒夹在中间时，热量必须穿过上层芯粒或通过TSV阵列传导，热阻明显高于2.5D的并排布局。同时，供电网络要穿过堆叠层，IR Drop与电源完整性的分析复杂度上升。球帝提醒设计与部署岗位，在评估3D方案时要把"热设计功耗上限"和"供电网络层数"作为硬约束提前锁定，而不是等封装方案定稿后再补散热设计。

2.5D在这方面的优势是各芯粒共享同一散热面，热管理相对直观，代价是中介层本身不产生算力却占用面积与成本。